接上篇，本文我們將繼續(xù)介紹實(shí)現(xiàn)用于基站收發(fā)信機(jī)（BTS）的混合波束成型技術(shù)與全數(shù)字波束成型技術(shù)的射頻前端(RFFE)組件，并還討論專用于
5G FWA
市場的GaN-on-SiC前端模塊（FEM）設(shè)計(jì)。
前端半導(dǎo)體選項(xiàng)
RFFE技術(shù)選項(xiàng)取決于系統(tǒng)的EIRP和G/NF要求。這兩者都由波束成型增益確定，而波束成型增益則由陣列大小確定。為說明這一點(diǎn)，圖1顯示了每個信道所需的平均PA功率（PAVE）與實(shí)現(xiàn)65dBm EIRP的均勻矩形陣列的陣列大小和天線增益之間的關(guān)系。該圖上添加了最適合每種半導(dǎo)體技術(shù)的功率范圍指示。功率限值根據(jù)每項(xiàng)技術(shù)的基準(zhǔn)進(jìn)行設(shè)置，從而避免采用會降低組件可靠性或效率的外來功率合成或方法。隨著陣列大小變得越來越大（超過512個有源單元），每個單元的功率將變得足夠小，以便使用SiGe，然后SiGe可集成至核心波束成型器RFIC中。相反，如果前端采用GaN技術(shù)，則實(shí)現(xiàn)相同EIRP所需的信道數(shù)減少到1/8至1/16。
圖1：優(yōu)化RFFE技術(shù)與陣列大小的關(guān)系。
系統(tǒng)功耗
對于可實(shí)現(xiàn)64dBm EIRP的陣列，圖2分析了波束成型器加前端的總PDISS與每個子陣列面板的有源單元數(shù)量之間的關(guān)系。因?yàn)檎`差向量幅度（EVM）決定了前端可實(shí)現(xiàn)的功率回退和效率，所以圖中顯示了對應(yīng)于不同EVM水平的PDISS。我們假設(shè)每個波束成型器分支的功耗為190mW，即
市場上核心波束成型器的典型功耗。圖中最右邊的系統(tǒng)代表完全采用SiGe的解決方案，該解決方案采用512個單元，每個單元的輸出功率為2dBm，功耗約為100W。從右到左，單元的數(shù)量越來越少，每個信道的PAVE越來越高，且PDISS被優(yōu)化到波束成型增益開始快速下降，同時保持EIRP迅速提升的那一點(diǎn)。功耗曲線的小幅變化代表前端從單級設(shè)計(jì)過渡到二級和三級設(shè)計(jì)以提供足夠增益的位置。隨著級數(shù)的遞增，效率開始下降，而功耗開始增加。
圖2：64dBm EIRP的系統(tǒng)功耗與陣列大小以及EVM的關(guān)系。
具有大約128個單元和一個二級14dBm輸出PA（24dBm P1dB）的陣列專用于優(yōu)化系統(tǒng)PDISS，且無需考慮復(fù)雜性或成本，因此勘稱最佳選擇。然而，如果我們設(shè)法優(yōu)化PDISS預(yù)算低于100W時的成本、復(fù)雜性和產(chǎn)量，最好選擇48至64個采用三級GaN PA且平均輸出功率為20至23dBm的有源信道，具體取決于EVM目標(biāo)。圖16所示趨勢是PA效率越低，隨之波束成型器的效率則也越低。換句話說，選擇將陣列大小增加8倍以實(shí)現(xiàn)完全采用SiGe的解決方案要付出一定的代價，因?yàn)檩斎胄盘柋环譃楦鄺l路徑，且需要使用線性偏置型耗電器件將信號放大。
成本分析
相控陣的成本包括RF組件、印刷電路板材料和天線成本。采用化合物半導(dǎo)體前端可將陣列大小立即減少到1/8，同時PDISS不會增加。即使采用較低成本的印刷天線技術(shù)，也可以大大節(jié)省昂貴的天線基板材料成本。考慮到組件成本，目前采用4英寸晶圓制成的150nm GaN-on-SiC，每平方毫米成本僅為8英寸130nm SiGe的4.5倍。隨著6英寸GaN生產(chǎn)線開始實(shí)現(xiàn)大批量生產(chǎn)，GaN的成本會降至SiGe的3倍。表3簡要說明了這兩種技術(shù)的假設(shè)和相對原始裸片成本比較。采用高功率密度型化合物半導(dǎo)體（如采用6英寸晶圓制成的GaN）時，可將完全采用SiGe的架構(gòu)原始裸片成本降低35%。雖然每個組件的硅技術(shù)成本較低，但整個系統(tǒng)的成本明顯更高。
GaN前端模塊
為了驗(yàn)證適用于毫米波FWA陣列的GaN FEM概念，Qorvo著手設(shè)計(jì)功率最高、NF最低且可用于37至40GHz頻段的FEM。為支持集成式發(fā)射/接收陣列的發(fā)展趨勢，前端包括一個PA、集成式T/R開關(guān)和一個噪聲系數(shù)較低的LNA。該模塊具有足夠的增益，可由核心波束成型器RFIC驅(qū)動，典型驅(qū)動電平為2dBm。通過進(jìn)行與圖2類似的分析，我們將FEM的PAVE選擇為23dBm，并通過分析支持ACPR≥33dBc回退線性度、EVM≤4%以及一個400MHz正交頻分復(fù)用（OFDMA）波形所需的裕量，確定了PSAT。
一個關(guān)鍵設(shè)計(jì)決策是確定使用GaAs或GaN還是結(jié)合使用這兩者。GaAs PA的裸片尺寸使FEM無法滿足39GHz頻段下3.75mm這個嚴(yán)苛的格柵間距要求。在輸出功率相當(dāng)?shù)那闆r下，GaN PA的裸片尺寸只有GaAs PA的1/4，同時不會降低增益，且效率稍有提高�？紤]到采用LNA， 我們選擇了90nm GaAs PHEMT工藝，因?yàn)樗腘F略占優(yōu)勢。然而，在考慮使用額外的焊線和50Ω匹配網(wǎng)絡(luò)后，其凈改進(jìn)只是幾個十分之一dB。經(jīng)過權(quán)衡分析我們得出，最好繼續(xù)采用允許PA、LNA和T/R開關(guān)進(jìn)行相互匹配的單片GaN設(shè)計(jì)。這樣的設(shè)計(jì)風(fēng)險更低，更易于裝配和測試，且可采用盡可能緊湊的MMIC。系統(tǒng)熱分析表明，GaN-on-SiC提供的更高結(jié)溫對于被動冷卻式陣列至關(guān)重要。
如圖3所示，39GHz FEM將兩個多功能GaN MMIC集成至一個嵌入散熱板的空腔表貼封裝中，使得封裝大小可以滿足39GHz頻段下的陣列單元間距要求。每個GaN MMIC包含一個三級線性PA、三級LNA和一個低損耗高線性度SPDT開關(guān)。FEM覆蓋37.1至40.
5GHz頻段，并可實(shí)現(xiàn)23dBm的平均輸出功率，從而支持256-QAM EVM電平和24dB發(fā)射增益。在接收模式下，NF為4.1dB，接收增益為16dB。封裝尺寸為4.5mm×6.0mm×1.8mm。
圖17：集成式39GHz GaN前端MMIC – 特意模糊圖(a)、雙信道FEM(b)和封裝(c)。
總結(jié)
FWA商業(yè)化很快就會實(shí)現(xiàn)，原因在于低成本頻譜資源豐富、早期監(jiān)管和標(biāo)準(zhǔn)制定工作得當(dāng)，并且運(yùn)營商有機(jī)會快速開拓一個新
市場。剩下的挑戰(zhàn)是要有可用的設(shè)備能夠以合理成本閉合鏈路。業(yè)界正在摸索采用混合波束成型架構(gòu)和全數(shù)字波束成型架構(gòu)。這些架構(gòu)可充分利用不同商用半導(dǎo)體工藝的各自優(yōu)勢。在任一種架構(gòu)中使用GaN前端都可以幫助運(yùn)營商和制造商實(shí)現(xiàn)高EIRP目標(biāo)，同時最大限度地減少成本、復(fù)雜性、尺寸和功耗。為了證明可行性，Qorvo開發(fā)了一個基于高度集成GaN-on-SiC T/RMMIC的39GHz FEM，并正在開發(fā)可在適用于
5G系統(tǒng)的其他毫米波頻段中使用的類似FEM。
