0 引言
集成電路測(cè)試是對(duì)集成電路或模塊進(jìn)行檢測(cè)，通過測(cè)量對(duì)于集成電路的輸出響應(yīng)和預(yù)期輸出進(jìn)行比較，以確定或評(píng)估集成電路元器件功能和性能的過程。它是驗(yàn)證設(shè)計(jì)、監(jiān)控生產(chǎn)、保證質(zhì)量、分析失效以及指導(dǎo)應(yīng)用的重要手段。按測(cè)試的目的不同，可將測(cè)試分為三類：驗(yàn)證測(cè)試、生產(chǎn)測(cè)試和使用測(cè)試。本文主要討論的內(nèi)容是生產(chǎn)測(cè)試。生產(chǎn)測(cè)試的基本目的是識(shí)別有缺陷的芯片，并防止它們流出制造片進(jìn)入下一級(jí)生產(chǎn)過程，以節(jié)約整體成本。
由于集成電路的集成度不斷提高，測(cè)試的難度和復(fù)雜度也越來越高，當(dāng)前大規(guī)模集成電路生產(chǎn)測(cè)試已經(jīng)完全依賴于自動(dòng)測(cè)試設(shè)備(Auto matic Test Equipment，ATE)。測(cè)試工程師的任務(wù)就是根據(jù)被測(cè)器件(Device Under Test，DUT)的產(chǎn)品規(guī)范(Specification)要求制定測(cè)試方案(Test Plan)，并利用ATE的軟、硬件資源對(duì)DUT施加激勵(lì)信號(hào)、收集響應(yīng)，最后將輸出響應(yīng)與預(yù)期要得到的信號(hào)進(jìn)行對(duì)比或計(jì)算得出測(cè)試結(jié)果，最終判斷芯片能否符合最初設(shè)計(jì)要求以決定出廠或丟棄。測(cè)試失效的芯片可收集返回給生產(chǎn)廠家，分析失效原因以提高良率。按照測(cè)試方案，將芯片測(cè)試分為晶圓測(cè)試(中測(cè)，也叫CP測(cè)試)和封裝測(cè)試(成測(cè)，也叫FT測(cè)試)。其中FT測(cè)試也是就芯片成品的最后一次測(cè)試，用來保證芯片的出廠品質(zhì)；而CP測(cè)試主要是在芯片量產(chǎn)初期，晶圓良率不高時(shí)，為了減少對(duì)失效芯片進(jìn)行封裝的費(fèi)用而進(jìn)行的測(cè)試，同時(shí)CP測(cè)試的結(jié)果還可以反饋給晶圓廠家進(jìn)行工藝調(diào)整，以提高良率。其ATE的測(cè)試程序流程圖如圖1所示。
圖中CP測(cè)試程序的三部分Contact、Sean、BIST都與FT測(cè)試程序中此三部分一致，不同的是錯(cuò)誤處理(Fail deal)部分的處理不同。CP測(cè)試中DUT是整個(gè)晶圓，未通過測(cè)試的芯片可以通過打墨點(diǎn)或是機(jī)器記錄位置的方式標(biāo)記出，待晶圓劃片時(shí)，把錯(cuò)誤芯片分類挑出，稱為分BIN。在FT測(cè)試中，因?yàn)槭且呀?jīng)封裝完成的芯片，所以當(dāng)芯片未通過測(cè)試時(shí)，直接通過機(jī)械手(Handler)將錯(cuò)誤芯片丟棄或分類。FT測(cè)試為了充分利用ATE測(cè)試資源，采用了四同測(cè)的方式；而CP測(cè)試是量產(chǎn)初期過渡項(xiàng)目，為了節(jié)約探針卡制作成本，采用單測(cè)方式。
1 項(xiàng)目測(cè)試描述
1．1 Contact測(cè)試
利用被測(cè)管腳與地之間的二極管進(jìn)行連接性測(cè)試。施加電流使二極管導(dǎo)通，正常連接時(shí)管腳上的電壓值應(yīng)為二極管管壓降。如圖2所示。其管腳與電源之間的連接性測(cè)試原理與此相同。
為了防止二極管電壓偏差和電壓測(cè)量時(shí)的誤差等影響引入不必要的量產(chǎn)損失，在實(shí)際測(cè)試中的判決電壓值為：對(duì)地連接性-1～0．1 V，對(duì)電源連接性0．1～1V。
1．2 BIST，Scan測(cè)試
BIST與Scan的測(cè)試方式基本相同，都是對(duì)芯片輸入一測(cè)試向量然后比對(duì)輸出向量的檢測(cè)。測(cè)試向量(pattern)由后端仿真得出的波形產(chǎn)生(WGL，Wave Generation Language)文件轉(zhuǎn)換而來。BIST作為普通功能測(cè)試，施加激勵(lì)，對(duì)輸出進(jìn)行判斷。雖然Sean測(cè)試是結(jié)構(gòu)性測(cè)試，但對(duì)于ATE而言，其測(cè)試方法與功能測(cè)試并無區(qū)別，只是Scan測(cè)試可以較少的測(cè)試向量達(dá)到較高的測(cè)試覆蓋率。ATE功能測(cè)試原理如圖3所示。
1．3 ADC測(cè)試
根據(jù)測(cè)試方案，使用ATE的模擬波形發(fā)生單元(HLFG)產(chǎn)生一頻率約為132 kHz的正弦信號(hào)作為DUT的模擬輸入，芯片的數(shù)字碼輸出由ATE的DCAP模塊采樣并保存在內(nèi)存中。測(cè)試程序再對(duì)DCAP保存的數(shù)據(jù)進(jìn)行FFT分析，計(jì)算得到SNR參數(shù)，并由SNR的值判斷DUT是否通過A/D測(cè)試。
A/D測(cè)試原理如圖4所示。
DCAP在ADC測(cè)試中對(duì)芯片數(shù)字輸出進(jìn)行采樣時(shí)需要一測(cè)試向量文件來控制其采樣時(shí)間，主要為了等待HLFG模塊穩(wěn)定工作，以免DUT的輸入不正確導(dǎo)致ADC測(cè)試故障。
1．4 D/A測(cè)試方法
測(cè)試開發(fā)時(shí)用程序編寫生成一數(shù)字序列作為DAC測(cè)試時(shí)的輸入向量。按照測(cè)試方案該數(shù)字序列為2．5MHz采樣132kHz信號(hào)，8比特量化。 ATE按照此向量文件產(chǎn)生8位數(shù)字信號(hào)作為待測(cè)DAC的輸入，DUT的模擬輸出被ATE的模擬波形采樣模塊(HLFD)采樣。測(cè)試程序?qū)LFD采樣結(jié)果進(jìn)行FFT運(yùn)算得到SNR參數(shù)，并由SNR的值判斷DUT是否通過DAC測(cè)試。其D/A功能測(cè)試原理如圖5所示。
2 程序調(diào)試及使用中的問題及解決方法
2．1 ADC測(cè)試中的時(shí)鐘問題
在現(xiàn)場(chǎng)調(diào)試ADC測(cè)試程序時(shí)，程序運(yùn)行完畢發(fā)現(xiàn)SNR為負(fù)值，用ATE的System view發(fā)現(xiàn)DCAP已經(jīng)采樣得到數(shù)據(jù)，且其頻譜為一單頻點(diǎn)(正弦信號(hào))。
原因分析：從DCAP中數(shù)據(jù)的頻譜來看，ADC輸入信號(hào)為正弦，且采樣得出了正弦序列。同時(shí)由于測(cè)試程序中是按132 kHz處的為信號(hào)來計(jì)算SNR的，所以可能的結(jié)果是計(jì)算程序的問題，或者HLFG模塊產(chǎn)生的正弦信號(hào)不為132kHz。
使用示波器再次調(diào)試后發(fā)現(xiàn)，HLFG模塊的實(shí)際輸出頻率為205 kHz，而時(shí)鐘模塊的輸出時(shí)鐘為3．9MHz，并不是預(yù)期的2．5MHz。在重新確認(rèn)時(shí)鐘模塊連接、程序配置后，時(shí)鐘恢復(fù)正常，ADC測(cè)試程序通過調(diào)試。
2．2 DAC測(cè)試的采樣問題
DAC程序調(diào)試初期，ATE數(shù)字序列產(chǎn)生正確，DAC輸出132 kHz模擬信號(hào)，但HLFD模塊一直未能成功采樣，采樣結(jié)果全部為0。
通過查看手冊(cè)和與ADVANTEST的工程師溝通，發(fā)現(xiàn)有兩個(gè)問題：
(1)ATE測(cè)試程序一般是順序執(zhí)行，程序中是Pattern產(chǎn)生在前、HLFD采樣在后，所以當(dāng)HLFD開始采樣時(shí)，數(shù)字序列已經(jīng)不再產(chǎn)生，DAC也不會(huì)有輸出；
(2)HLFD模塊需要的采樣時(shí)間較長(zhǎng)，因?yàn)镠LFD模塊的數(shù)據(jù)并不是直接采樣得到，而是反復(fù)采樣后，計(jì)算恢復(fù)得到。
針對(duì)這兩個(gè)問題，對(duì)測(cè)試程序做出修改：程序中強(qiáng)制讓HLFD模塊與Pattern發(fā)送并行進(jìn)行，并將Pattern文件重復(fù)發(fā)送4次，以確保HLFD模塊能完成采樣。
修改后，HLFD模塊正確采樣，DAC測(cè)試程序通過調(diào)試。
2．3 四同測(cè)程序調(diào)試中的時(shí)鐘模塊問題
在四同測(cè)時(shí)，當(dāng)芯片1測(cè)試失敗，則其余芯片2、3、4的ADC、DAC測(cè)試均無法通過。
原因分析：如果芯片1測(cè)試失敗進(jìn)行錯(cuò)誤處理時(shí)，ATE會(huì)給機(jī)械手(Handler)信息將芯片1分類至故障芯片，并在后續(xù)的測(cè)試項(xiàng)目中不對(duì)芯片1給出電源或信號(hào)。對(duì)于ATE而言，時(shí)鐘模塊的控制信號(hào)線與芯片的數(shù)字是無區(qū)別的，所以在芯片1測(cè)試失敗后，ATE斷開對(duì)時(shí)鐘模塊的控制信號(hào)，則時(shí)鐘模塊工作異常并導(dǎo)致ADC、DAC測(cè)試故障。
此問題有兩種解決方法：一是在程序中先測(cè)芯片2、3、4，再測(cè)芯片1。這樣的問題是會(huì)把四同測(cè)的測(cè)試時(shí)間增加一倍，實(shí)際上成為了二同測(cè)。方法二是ATE上引出四組時(shí)鐘模擬控制信號(hào)，與進(jìn)行或，這樣只要有芯片還在進(jìn)行測(cè)試，該組控制信號(hào)就可實(shí)現(xiàn)對(duì)時(shí)鐘模塊的正確配置，且無需增加測(cè)試時(shí)間，只需在時(shí)鐘模塊上加一部分或門電路即可。
2．4 生產(chǎn)測(cè)試過程中DAC的采樣問題
程序調(diào)試完成后正式投入使用，一直工作穩(wěn)定，在測(cè)試到第三批芯片時(shí)，DAC測(cè)試項(xiàng)目出現(xiàn)大范圍的測(cè)試不通過。現(xiàn)象是大部分芯片的SNR都略低于通過門限，現(xiàn)象穩(wěn)定。
原因分析：考慮到前兩批芯片(約20 000片)一直測(cè)試正常，且此次測(cè)試未通過的芯片都是處于臨界不通過的狀態(tài)，所以初步猜想可能是在HLFD采樣時(shí)DUT尚未完全穩(wěn)定工作。通過分析DAC測(cè)試程序，在pattern發(fā)生開始后HLFD立即開始采樣，可能此批芯片的穩(wěn)定時(shí)間與前兩批有異，所以導(dǎo)致DAC測(cè)試失敗。在HLFD模塊采樣前加入10 ms延時(shí)保證DUT穩(wěn)定工作，重新測(cè)試，故障問題解決。
3 測(cè)試成本壓縮
成本的因素從頭至尾影響著測(cè)試的開發(fā)。在制定測(cè)試方案時(shí)就考慮到測(cè)試成本的降低，當(dāng)CP測(cè)試良率很高，以至于CP測(cè)試費(fèi)用大于失效芯片的封裝費(fèi)用時(shí)，即可考慮取消CP測(cè)試，但在量產(chǎn)初期CP測(cè)試還起到給予晶圓廠信息反饋的目的。從芯片應(yīng)用的反饋發(fā)現(xiàn)USER_ADC和USER _DAC幾乎從未被使用，所以經(jīng)過與系統(tǒng)集成商的溝通，在FT測(cè)試中取消了對(duì)USER_ADC和USER_DAC的測(cè)試，以降低測(cè)試成本。
進(jìn)一步降低測(cè)試成本的方法還有對(duì)SCAN的測(cè)試故障結(jié)果進(jìn)行分類，如果pattern的某些部分從未出錯(cuò)，在不影響測(cè)試結(jié)果的條件下，可考慮將部分pattern取消。
4 結(jié)論
隨著集成電路的發(fā)展，芯片特征尺寸的降低與復(fù)雜度的提高對(duì)測(cè)試方法學(xué)產(chǎn)生了巨大影響，同時(shí)高速、數(shù)模混合的趨勢(shì)對(duì)高性能ATE的需求帶來了成本壓力。本文首先討論了數(shù)模混合芯片的常用測(cè)試方法，然后實(shí)現(xiàn)了基于愛德萬T6575的測(cè)試開發(fā)及調(diào)試，并最終保證了該電力網(wǎng)通信芯片的順利量產(chǎn)。本測(cè)試程序已在南通富士通封測(cè)廠實(shí)際測(cè)試出廠芯片逾百萬片，保證了芯片品質(zhì)，達(dá)到了預(yù)期設(shè)計(jì)要求。 
